Dipartimento di Ingegneria Elettrica ed Elettronica
Università di Cagliari, Italy

Insegnamento: Elettronica Digitale
Settore: Elettronica
Codice: 5880
Calendario: III anno, 
Corso di Laurea: Ing. Elettronica
Ore di Lezione: 50
Crediti: 5
Svolgimento: Scritto e Orale
Pagina Web: http://www.diee.unica.it/eolab2/corsi.html
Docente: Prof. Barbaro Massimo - email: barbaro@diee.unica.it

Argomenti del corso Lez. Eser. Lab.
Introduzione ai Sistemi Digitali:Sistemi digitali - Livelli di astrazione - Linguaggi di descrizione del hardware (HDL) - Strumenti di simulazione (Verilog, Spice) - Richiami alla mappe di Karnaugh e la sintesi di funzioni logiche3--
Linguaggio Verilog:Concetto di modulo – Operatori – Descrizioni strutturali ed algoritmiche – Net e register – Concetto di testbench63-
Inverter CMOSCaratteristica di trasferimento statica (VTC) – Margini di rumore – Fan-in e Fan-out – Layout - Caratteristiche dinamiche (tempo di propagazione) – Dissipazione di potenza – Simulazione spice e verilog53-
Logica CombinatoriaLogiche statiche (CMOS, pseudo-NMOS, pass-transistor) – Logiche dinamiche (concetto di base, domino, np-CMOS) – Simulazione e descrizione di blocchi combinatori in linguaggio Verilog – Simulazione Spice93-
Logica SequenzialeBistabilità - Latch e flip-flop – Simulazione e descrizione Verilog di blocchi sequenziali – Implementazione statica – Implementazione dinamica (C2MOS, NORA, TSPCL)93-
Memorie a SemiconduttoreClassificazione delle memorie – Architetture di memorie – ROM – RAM – RAM non volatili – Circuiti base (elemento di memoria, sense amplifier) – Descrizione Verilog51-
TOTALE: 5037130


Testi consigliati:
  • J. M. Rabaey, Digital Integrated Circuits - Prentice Hall,
  • M. D. Ciletti, Modeling, Synthesis and Rapid Prototypig with the Verilog HDL - Prentice Hall, 1999