Architetture di sistemi integrati per applicazioni specifiche
(equivalente al corso Architetture dei sistemi integrati 2 dell'a.a. 2002/03)
Prof. Ing. Luigi Raffo
Ing. Danilo Pani
Ing. Giovanni Busonera
Ing. Gianni Mereu

Corso di laurea in Ingegneria Elettronica
Crediti: 5
Semestre: 1

Anno Accademico: 2005-06
Ore di lezione: 25 ore
Ore di esercitazione: 25 ore
Esame: scritto e orale

Questo corso e` fruibile solo dagli studenti che hanno superato ESD2, non hanno frequentato il corso di APSEE dall'anno 2004/05 (se non si e` in questa condizione andare sul sito del corso Sistemi Embedded) o Sistemi digitali e processori.
Questo corso sara` tenuto solo nell'anno 2005/06.

Ultimo Aggiornamento: 16-Nov-2005 17:02

Programma
Laboratorio
I dispositivi programmabili: PAL, CPLD, FPGA. Le FPGA Xilinx Spartan 2E. Design Flow su FPGA: Design Entry, Sintesi, Implementazione, configurazione e verifica.
Laboratorio: Conoscenza del software Xilinx ISE attraverso l'implementazione di applicazioni con complessità crescente, mediante le schede di prototipazione Digilent 2SB.

Architetture integrate per il digital signal processing
Per questa parte di corso fare riferimento al sito del modulo: Architetture, Sistemi e Processori per il digital signal processing

Testi di Riferimento
Karen Parnell & Nick Mehta - "Programmable Logic Design Quick Start Hand Book" - Xilinx (disponibile in rete!!!)

D.R. Smith, P.D. Franzon
- "Verilog styles for synthesis of digital systems" - Prentice Hall - ISBN 0-201-61860-5

Keshab K. Parhi
- "VLSI Digital Signal Processing Systems : Design and Implementation" - Wiley.
Michael J.S. Smith - "Application-Specific Integrated Circuits" Addison-Wesley VLSI Design Series
ISBN: 0-201-50022-1 TK7874.6.S63

Lionel Bening & Harry Foster - "Principles of verifiable RTL Design" - KLUWER Academic Publishers
ISBN: 0-7923-7368-5

Michael Keating & Pierre Bricaud - "Reuse Methodology Manual" - KLUWER Academic Publishers
ISBN: 1-4020-7141-8
Stuart Sutherland & Don Mills - "Getting the most out of the New Verilog2001 Standard" - Conf. Paper

Materiale di Riferimento
Tools di sviluppo per FPGA: XilinxWebPack e Tutorial dal sito della Xilinx
Istruzioni per l'istallazione del WebPack e Modelsim: Istruzioni installazione
Data sheets dei componenti Xilinx: Xlinx-Support
Application Notes Spartan IIE: Spartan2e Application Notes
Manuale Xilinx per il Design Reuse con FPGA: Xilinx_Design_Reuse_Methodology
Manuali di Matlab-Simulink-DSP toolset: Mathworks HelpDesk
Mailing list

Lucidi di Lezione
Nessuno che non sia uno studente del corso e` autorizzato a scaricare il materiale e nessuna persona o ente e` autorizzato a farne uso commerciale

File

Data
Size (MB)
Descrizione
28/09/2005
1.3
Logiche Programmabili
   
 
Materiale di Laboratorio
Nessuno che non sia uno studente del corso e` autorizzato a scaricare il materiale e nessuno e` autorizzato a farne uso commerciale

File

Data
Size (MB)
Descrizione
Modelli_verilog
27/09/05
0.2
Esempi di codifica verilog
Datasheet Spartan 2e
27/09/05
1.8
data sheets
Manuale board Digilent D2SB
27/09/05
0.2
manuale board D2SB
Manuale board Digilent DIO4
27/09/05
0.2
manuale board DIO4
Connessioni D2SB-DIO4
27/09/05
0.1
connessioni D2SB-DIO4
Testo laboratori 1-2
04/10/05
0.2
Testo delle prove di lab 1-2
Testo laboratorio 3
10/10/05
0.1
Testo della prova di lab 3
Testo laboratorio 4
11/10/05
0.1
Testo della prova di lab 4
Testo laboratorio 5
17/10/05
0.1
Testo della prova di lab 5
Testo laboratorio 6
24/10/05
0.1
Testo della prova di lab 6
Orario di Lezione

Giorno

Ora
Aula
Martedì
8:00-10:00
Laboratorio A
Mercoledì
11:00-13:00
Laboratorio A
Orario ricevimento studenti

Giorno

Ora
AVVISI

DATA

INFO

24/08/2005

Il corso inizierà nella prima settimana di ottobre con 4 ore di laboratorio per 5 settimane seguito dal modulo sul Digital Signal Processing.

27/09/2005

Il corso comincierà martedì 4 ottobre alle ore 8.15 in aula B1.
03/10/2005
E' attiva la mailing list di ASIA. Per iscriversi cliccare qui.
04/10/2005
E' stato aggiornato il documento sui modelli verilog con una parte relativa alle istanze dei moduli
10/10/2005
E' in rete il testo del Lab 3 che verrà fatto nella lezione del 11/10/2005
11/10/2005
E' in rete il testo del Lab 4
17/10/2005
E' in rete il testo del Lab 5
24/10/2005
E' in rete il testo del Lab 6
3/11/2005
La prima prova d'esame del corso si terrà nell'aula Verde di Via Corte D'Appello il giorno 9/11/2005 alle ore 15:00.
16/11/2005
Gli esiti della prova del 9/11 sono disponibili qui